为什么集成触发器的直接置位、复位端不允许出现Sd+Rd=0的情况？ JK触发器置位，复位端功能测试时；RD=0，SD=1时和RD...
1、集成触发器置位端是使触发器输出端（Q0）=1。
2、集成触发器复位端是使触发器输出端（Q0）=0。
3、直接置位、复位端，是异步使能的，无需等待时钟脉冲的配合。
扩展资料
触发器的作用与优点
1、触发器可通过数据库中的相关表实现级联更改，不过，通过级联引用完整性约束可以更有效地执行这些更改。
2、触发器可以强制用比CHECK约束定义的约束更为复杂的约束。与 CHECK 约束不同，触发器可以引用其它表中的列。
3、触发器可以使用另一个表中的 SELECT 比较插入或更新的数据，以及执行其它操作，如修改数据或显示用户定义错误信息。
4、触发器也可以评估数据修改前后的表状态，并根据其差异采取对策。
5、一个表中的多个同类触发器（INSERT、UPDATE 或 DELETE）允许采取多个不同的对策以响应同一个修改语句。
6、可在写入数据表前，强制检验或转换数据。
7、触发器发生错误时，异动的结果会被撤销。
8、部分数据库管理系统可以针对数据定义语言（DDL）使用触发器，称为DDL触发器。
9、可依照特定的情况，替换异动的指令 (INSTEAD OF)。
参考资料:百度百科-触发器
RD=0，SD=1时，Q：1，Q反：0
RD=1，SD=0时：Q：0，Q反：1
正常工作时，触发器的Q和y应保持相反，因而触发器具有两个稳定状态：
1、Q=1，y=0。通常将Q端作为触发器的状态。若Q端处于高电平，就说触发器是1状态；
2、Q=0，y=1。Q端处于低电平，就说触发器是0状态；Q端称为触发器的原端或1端，y端称为触发器的非端或0端。
如果Q端的初始状态设为1，RD、SD端都作用于高电平（逻辑1），则y一定为0。如果RD、SD状态不变，则Q及y的状态也不会改变。这是一个稳定状态；同理，若触发器的初始状态Q为0而y为1，在RD、SD为1的情况下这种状态也不会改变。这又是一个稳定状态。
可见，它具有两个稳定状态。 输入与输出之间的逻辑关系可以用真值表、状态转换真值表及特征方程来描述。
扩展资料
触发器的电路图由逻辑门组合而成，其结构均由R-S锁存器派生而来（广义的触发器包括锁存器）。触发器可以处理输入、输出信号和时钟频率之间的相互影响。在R-S锁存器的前面加一个由两个与门和一个非门构成的附加电路，则构成D触发器。
当时钟脉冲CP为1时，读入输入端D的数据并传至输出端；当CP为0时，根据与门“只要有一个输入端为0则输出为0”的特性，输入端D的数据被与门屏蔽了，无法到达输出端，不管输入D怎样变化，Q端输出值都保持不变，只有等到下一个CP高电平到来时，才会把当前的D值送出。
这样就实现了延迟输出即暂时保存的功能。从电路的动作可以看出，时钟输入端起到控制的作用，CP为1时，能触发后面的锁存器把D的值暂时锁存起来，这也正是触发器名词中“触发”的含义，这正是触发器与锁存器的联系与区别：触发器利用了锁存器的保存原理，但是加上了触发功能，可以控制保存的时间。
参考资料来源：百度百科-复位/置位触发器
参考资料来源：百度百科-触发器
置位端是使触发器输出端（Q0）=1； 复位端是使触发器输出端（Q0）=0； 直接置位、复位端，是异步使能的，无需等待时钟脉冲的配合。
如果异步置位端Sd和异步复位端Rd同时生效，就会使得输出状态不定。这类输入的组合是不允许出现的，出现了，就会致使逻辑混乱。
